Dr. Mónico Linares Aranda

Correo: mlinares@inaoep.mx

Extensión: 1420

Información Curricular:
Doctorado obtenido en: Centro de Investigación y de Estudios Avanzados del Instituto Politécnico Nacional, en 1996.
Título de Tesis: "Diseño de Celdas de Procesamiento Sistólico Matricial para Sistemas de Alta Velocidad"
Maestría en Ciencias obtenido en: INAOE, en 1986.
Título de Tesis: "Diseño y Fabricación de Bloques Básicos para la Construcción de un Circuito Integrado Control de Tonos"
Licenciatura obtenido en: Universidad Autónoma de Puebla, en 1985.

Líneas de Investigación:

Microelectrónica

Proyectos:

“Sistemas integrados de alto desempeño eficientes y confiables”, CONACyT

Tesis:

Publicaciones Recientes:

Alejandro Martínez R., Alejandro Díaz S., Mónico Linares A., Javier Vega P., “Arquitectura simple y modular para compresión fractal de imágenes utilizando árbol cuádruple multi-resolución”. Revista Internacional Información Tecnológica. Chile, Vol. 17, No. 1, pp. 77-84, 2006.

M. Aguirre Hernández, M. Linares Aranda, “A clock-gated pulse-triggered D flip-flop for low power high-performance VLSI synchronous systems”, 6th International Caribbean Conference on devices, Circuits and Systems, pp. 293-297. Playa del Carmen, México, 26-28 April, 2006.

O. González-Diaz, M. Linares-Aranda and F. Mendoza-Hernández “A Comparison Between Noise-Immunity Design Techniques for Dynamic Logic Gates”,. 2006 IEEE International Midwest Symposium on Circuits and Systems, San Juan de Puerto Rico, August 6-9, 2006. Paper ID 3161.

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